招标
物理学院采购数电实验箱设备
投标剩余时间2天
金额
9.99万元
项目地址
广东省
发布时间
2024/11/17
公告摘要
公告正文
物理学院采购数电实验箱设备
竞价公告(JJ24111722530289)
...
说明:各有关当事人对竞价公告内容有异议的,可以在竞价截止时间前通过规定途径提起异议,逾期将视为无异议,不予受理。
一、基本信息
竞价编号:JJ24111722530289 | |
项目名称:物理学院采购数电实验箱设备 | |
项目预算(元):99,994.00 | 报价方式: 总价报价 |
采购单位:华南师范大学 | 联系人:****** |
最少报价家数:3 | 联系电话:****** |
联系手机:****** | 电子邮箱:****** |
异议反馈:****** | |
开始时间:2024-11-17 22:53:00 | 截止时间:2024-11-20 22:53:00 |
报价文件要求:本项目要求报价时上传相关文件 |
二、资格条件
资格条件:取得品牌原厂授权,提供原厂授权证明。 |
三、商务要求
付款方式:货到指定地点、验收合格,且甲方收到乙方开具的等额 发票15天后,一次付清货款。 | |
交付时间: 签订合同后7天送货。 | |
交付地址: 广东省广州市番禺区大学城华南师范大学理7栋。 | |
质保期及售后要求:按照合同。 | |
其他要求:按照合同。 |
四、技术要求
序号 | 标的名称 | 数量 | 计量单位 | 生产厂商/品牌 | 型号规格 | 是否限定品牌 | 技术要求 |
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1 | 数字电路实验箱 | 17.00 | 台 | 南京润众 | RZ9658 | 是 | 一、总体要求 实验箱采用主板加模块结构,接插件可靠,便于升级维护;标配带锁紧功能的圆孔DIP插座开发区域,确保实验箱性能稳定。 实验平台需具备74系统芯片映射功能,即DIP插座可以插74系列芯片做实验,也可通过人机对话方式在DIP插座上映射74系列芯片(不插芯片)做实验; 实验平台需内置嵌入式逻辑分析仪、DDS信号源,方便学生分析时序逻辑电路性能; 二、技术指标 1、需采用主板加模块形式,便于维护和升级; 主板内嵌8寸PAD,逻辑信号产生模块、逻辑笔模块、逻辑分析仪模块、DDS信号源模块、通信总线接口模块、语音终端模块等; 2、实验模块标配:DIP插座模块2块;数码管与LED显示模块;阻容元件与运放模块;AD/DA模块; 3、主板功能: 内嵌8寸液晶,鼠标操控,图形化人机交互界面,鼠标拖放74系列实验芯片;真实完成组合逻辑电路、时序逻辑电路设计与开发,减轻配发、检查芯片的工作量; 8路逻辑分析仪,分辩率20ns,存贮深度:50K; DDS信号源:正弦波、方波、三角波;正弦波频率:0-100KHZ(可编程);方波和三角波:0-20KHZ(可编程);幅度:0-10Vpp; 4路消抖正负脉冲输出、16路逻辑电平输出; 时钟信号:1HZ、10HZ、100HZ、1KHZ、2KHZ、5KHZ、10KHZ、20KHZ、100KHZ、1MHZ; 连续脉冲:100HZ-1MHZ连续可调; 课件功能:实时查阅实验内容、任务、注意事项、器件真值表,提高实验效率;存贮拷贝实验结果(时序图、逻辑图)供电子报告上传; 支持远程74系统元件库更新,满足不同需求; 映射芯片断电保护,下次实验不需重选芯片; 4、模块功能: DIP插座模块:提供10个DIP插座,每个插座均有芯片映射功能。采用K2A33插孔连线,可靠接触,性能稳定;支持无线加载FPGA开发软件,每个模块开放80个IO口,扩展EDA实验; 数码管与LED显示模块:8位LED数码管(6个BCD译码,2个不译码)、16个LED指示灯; 阻容模块:内置多种电阻电容和电位器,两个运算放大器,满足模数、数模转换、555定时电路所需器件; 5、平台支持数字系统设计的原理图输入、仿真、加载、性能验证,学生不用插各种芯片并进行复杂连线,提升实验效率; 6、配套基于VHDL编制的各种EDA应用实例; 三、实验内容 1、基础实验 实验箱的使用;门电路逻辑功能及测试;三态门和OC门的研究 ;组合逻辑电路(半加器、全加器); 编码器与译码器;数据选择器;触发器及其功能转换;移位寄存器;组合电路中的竞争与冒险; 2、应用设计实验 逻辑门的应用;计数、译码与显示; MSI计数器的应用;双向移位寄存器应用 ;累加器的设计;格雷码与自然二进制码转换器;十翻二运算电路设计; 555定时器; SRAM存储器; AD模数转换; DA数模转换;信号采集与LED显示数字系统设计; 3、课程设计 莫尔斯电码数发报器;动量程转换的数字频率计;8路彩灯控制器;十字路口的交通灯控制器;数字电子钟逻辑设计;家用电风扇控制逻辑电路设计;鉴向倍频逻辑电路设计;四位二进制乘法器; 4、EDA实验:基于Quartus II基本库元件的原理图设计;基于Quartus II宏功能模块的原理图设计;基于原理图的计数器设计;用VHDL设计实现模8计数器;用VHDL设计实现常用组合逻辑电路;用VHDL设计常用时序电路 |
五、附件
序号 | 附件名称 | 上传时间 | 大小 | 操作 |
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