项目名称：集成电路布图设计
项目编号：ZJLAB-FS-BX20230229
采购单位：之江实验室
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签约时间要求：成交后7个工作日内
到货时间要求：
预算总价：350000
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供应商资质要求：符合《政府采购法》第二十二条规定的供应商基本条件

采购商品:芯片布图设计
采购数量:1
计量单位:项
预算单价:350000
技术参数及配置要求:1、基于smic 28nm工艺进行逻辑综合和布图设计，主频800MHz，并提供DFT设计，提供设计环境，远程登陆服务器，并进行设计指导，交付所有后端文件，包括网表、版图、脚本及验证文件；
2、基于提供的控制器代码完成逻辑综合的主要流程，交付综合后网表和脚本文件；
3、完成集成电路物理后端的全流程设计。满足设计的时序和面积要求，验证版图数据，通过所有指标检查；
4、完成模拟电路、存储部分的全定制版图设计服务，负责定制化的存储单元版图设计和验证，完成数字版图和模拟版图的拼接和验证，完成smic28nm的定制化IO设计，满足ESD要求；
5、完成新型存储器的版图设计，根据电路设计人员的要求完成新型存储器仿真模型（verilog格式）、Lib、Lef文件等的设计和交付，基于提供的新型存储器工艺约束，开发交付兼容Calibre的DRC和LVS规则文件；
6、与电路设计人员一起完成后仿设计，并修改优化版图；
7、辅助完成最终Tape out 数据的提交，辅助修改FAB流片过程中需要进行的数据修改；
8、项目周期：30天。
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